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- 素材大小:
- 2.1 MB
- 素材授权:
- 免费下载
- 素材格式:
- .ppt
- 素材上传:
- lipeier
- 上传时间:
- 2019-07-14
- 素材编号:
- 235823
- 素材类别:
- 课件PPT
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素材预览
这是vhdl ppt,包括了VHDL语言基础,VHDL基本结构,VHDL语句,状态机在VHDL中的实现,常用电路VHDL程序,VHDL仿真,VHDL综合等内容,欢迎点击下载。
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3 VHDL语言 优点: HDL设计的电路能获得非常抽象级的描述。如基于RTL(Register Transfer Level)描述的IC,可用于不同的工艺。 HDL设计的电路,在设计的前期,就可以完成电路的功能级的验证。 HDL设计的电路类似于计算机编程。 VHDL优点: IEEE预定义标准逻辑位与矢量 属性 运算符 3.2 VHDL基本结构 3.2.1 实体(Entity) 3.2.2 结构体 (Architecture) 3.2.3 库、程序包的调用 LIBRARY IEEE; USE IEEE.Std_Logic_1164.ALL; 3.3 VHDL语句 并行信号赋值语句 条件信号赋值语句 进程的工作原理 进程与时钟 进程的启动 进程注意事项: 元件例化语句 3.3.2 顺序语句 赋值语句 不完整条件语句与时序电路 综合结果: 完整条件语句 3.4.3 状态机的容错设计 3.4.4 状态机设计与寄存器 8位奇偶校验电路 含异步清0和同步时钟使能的4位加法计数器 键盘消抖电路: 3.6.1 仿真激励信号的产生 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY ADDER4 IS PORT ( a, b : IN INTEGER RANGE 0 TO 15; c : OUT INTEGER RANGE 0 TO 15 ); END ADDER4; ARCHITECTURE one OF ADDER4 IS BEGIN c <= a + b; END one; ENTITY SIGGEN IS PORT ( sig1 : OUT INTEGER RANGE 0 TO 15; sig2 : OUT INTEGER RANGE 0 TO 15 ); END; ARCHITECTURE Sim OF SIGGEN IS BEGIN sig1 <= 10, 5 AFTER 200 ns, 8 AFTER 400 ns; sig2 <= 3, 4 AFTER 100 ns, 6 AFTER 300 ns; END; ENTITY BENCH IS END; ARCHITECTURE one OF BENCH IS COMPONENT ADDER4 PORT ( a, b : integer range 0 to 15; c : OUT INTEGER RANGE 0 TO 15 ); END COMPONENT; COMPONENT SIGGEN PORT ( sig1 : OUT INTEGER RANGE 0 TO 15; sig2 : OUT INTEGER RANGE 0 TO 15 ); END COMPONENT; SIGNAL a, b, c : INTEGER RANGE 0 TO 15; BEGIN U1 : ADDER4 PORT MAP (a, b, c); U2 : SIGGEN PORT MAP (sig1=>a, sig2=>b); END; force a 0 (强制信号的当前值为0) force b 0 0, 1 10 (强制信号b在时刻0的值为0,在时刻10的值为1) force clk 0 0, 1 15 –repeat 20 (clk为周期信号,周期为20) 3.6.2 VHDL测试基准(Test Bench) Library IEEE; use IEEE.std_logic_1164.all; entity counter8 is port (CLK, CE, LOAD, DIR, RESET: in STD_LOGIC; DIN: in INTEGER range 0 to 255; COUNT: out INTEGER range 0 to 255 ); end counter8; architecture counter8_arch of counter8 is begin process (CLK, RESET) variable COUNTER: INTEGER range 0 to 255; begin if RESET='1' then COUNTER := 0; elsif CLK='1' and CLK'event then if LOAD='1' then COUNTER := DIN; Entity testbench is end testbench; Architecture testbench_arch of testbench is File RESULTS: TEXT open WRITE_MODE is "results.txt"; Component counter8 port ( CLK: in STD_LOGIC; RESET: in STD_LOGIC; CE, LOAD, DIR: in STD_LOGIC; DIN: in INTEGER range 0 to 255; COUNT: out INTEGER range 0 to 255 ); end component; shared variable end_sim : BOOLEAN := false; signal CLK, RESET, CE, LOAD, DIR: STD_LOGIC; signal DIN: INTEGER range 0 to 255; signal COUNT: INTEGER range 0 to 255; procedure WRITE_RESULTS ( CLK,CE,LOAD,LOAD,RESET : STD_LOGIC; DIN,COUNT : INTEGER ) is Variable V_OUT : LINE; CLK_IN: process Begin if end_sim = false then CLK <= '0'; Wait for 15 ns; CLk <='1'; Wait for 15 ns; Else Wait; end if; end process; STIMULUS: process Begin RESET <= '1'; CE <= ‘1’; --计数使能 DIR <= ‘1’; -- 加法计数 DIN <= 250; -- 输入数据 LOAD <= ‘0’; --禁止加载输入的数据 wait for 15 ns; RESET <= '0'; wait for 1 us; CE <= ‘0’; --禁止计数脉冲信号进入 wait for 200 ns; CE <= '1'; wait for 200 ns; 8位计数器测试基准仿真部分波形图
基于VHDL的六层电梯的论文答辩介绍ppt:这是一个关于基于VHDL的六层电梯的论文答辩材料ppt,主要介绍了选题的背景与任务要求;设计流程与设计原理简介;总体电路设计与仿真;设计总体评估和收获;扩展性分析与展望等内容。本次设计完成了设想的设计要求,实现了电梯所应具备的基本功能并且进行了正确的时序仿真,生成了正确的仿真波形图。仿真结果表明VHDL 语言应用于数字电路仿真是切实可行的。VHDL语言是一个很好用的硬件描述语言,能够正确完成电梯控制的任务要求。同时在本次设计中我通过努力将所学运用于实践,这加深了我对专业的认识,并且也收获到了成功后的喜悦。电梯控制器是一个比较复杂的系统,由于设计任务的要求我们主要虑了六层电梯控制器的设计。但实际生活中电梯的层数和功能需要按照人们的需求不断变化由于我们采用的是模块化的设计,这样便方便了我们对系统的功能扩展,除此之外,本次程序设计大多采用的是逻辑矢量,通过适当引入变量,也可以方便我们对电梯控制器层数的扩展,欢迎点击下载!
VHDL培训教程PPT课件:这是一个关于VHDL培训教程PPT(部分ppt内容已做更新升级)课件,主要介绍了VHDL简介及其结构、VHDL中的对象、操作符、数据类型、VHDL中的控制语句及模块、状态机的设计等内容。VHDL的发展历史起源于八十年代,由美国国防部开发
两个标准: 1、1987年的 IEEE 1076(VHDL87);2、1993年进行了修正(VHDL93),欢迎点击下载VHDL培训教程PPT(部分ppt内容已做更新升级)课件哦。