数字集成电路的应用PPT课件下载

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数字集成电路 A Design Perspective 自我介绍研究方向：数字集成电路设计 Email：xin_chen@南航邮箱办公室：4院行政楼414 实验室：4院行政楼407 本书内容介绍数字集成电路介绍 CMOS 器件和生产工艺；CMOS反相器和门电路；传输延迟、噪声容限和功耗；时序电路分析；算法、互联和存储器；可编程逻辑阵列；设计方法从本门课程你将学到什么? 分别从不同的质量指标，比如成本、速度、功耗和可靠性来对数字电路进行思考、设计和优化。数字集成电路介绍: 数字设计的问题 CMOS 反相器组合逻辑结构时序逻辑结构设计方法互连: 电阻R、电感L 和 电容C 时序行为模块存储器和阵列结构课程要求认真听讲带一本作业本如果有兴趣，多看课外书参考书王志功，集成电路设计，电子工业出版社，2009 刘恩科，半导体物理学，国防工业出版社，2008 施敏，半导体制造基础，安徽大学出版社，2007 施敏，现代半导体器件物理，科学出版社，2001 赛因特，集成电路掩模设计：基础版图技术，2006 Alan Hastings ，模拟电路版图的艺术，电子工业出版社，2011 李可为，集成电路封装技术，电子工业出版社，2007 拉扎维，模拟CMOS集成电路设计，电子工业出版社 Rabaey Jan，数字集成电路设计，电子工业出版社陈春章，数字集成电路物理设计，科学出版社，2008 H.Bhatagra，高级ASIC芯片综合，清华大学出版社，2007 介绍大纲什么是IC 将来会如何发展？第一台自动计算机 ENIAC – 第一台电子计算机(1946) 晶体管的改革首个集成电路的发明 ASIC发展历程集成电路发展概况 Intel 4004 Micro-Processor Intel Pentium (IV) microprocessor 键合(连接到封装的引脚) 封装、成品 集成电路的应用领域集成电路的发展特点 九十年代以来，集成电路工艺发展非常迅速，已从亚微米(0.5到1微米)、深亚微米(小于0.5微米)到超深亚微米或纳米(小于0.25微米)。其主要特点： 特征尺寸越来越小 芯片面积越来越大 单片上的晶体管数越来越多 时钟频率越来越高 电源电压越来越低 布线层数越来越多 I/O引线越来越多 特征尺寸:微米→亚微米→深亚微米，目前的主流工艺是0.35、0.25和0.18微米，0.15微米和0.13微米已开始走向规模化生产；电路规模：SSI →SOC；晶圆的尺寸增加，当前的主流晶圆的尺寸为8英寸，正在向12英寸晶圆迈进；集成电路的规模不断提高，最先进的CPU（P-IV）已超过4000万晶体管，DRAM已达Gb规模；存储器复杂程度的趋势微处理器晶体管数目的增长历史微处理器中的摩尔定律芯片尺寸增长频率功耗功率问题将是一个主要问题功率密度不止微处理器数字设计的挑战生产力的趋势为什么存在差距? 以每代0.7的技术缩水随着每一代芯片可以整合两倍甚至更多的功能，而芯片的成本并没有明显提高。成本以一个平方函数概率下降但是 … 如何设计芯片使其拥有越来越多的功能? 工程设计的人数并没有每两年就翻倍… 因此，需要更有效地设计方法基于SoC的设计方法提高EDA的设计效率分工更加细化 SoC是什么？ SoC（System on a Chip)，系统芯片，片上系统，单芯片系统。它是一种实现复杂系统功能的超大规模集成电路。系统芯片SoC不仅包括复杂硬件电路部分，而且包含软件部分。复杂硬件电路一般内含一个或多个芯核（特指微处理器MPU、微控制器MCU或数字信号处理器DSP等作为软件执行载体的特殊IP核），而且在设计中大量复用第三方的IP核。一般采用超深亚微米工艺技术来实现。 集成电路走向系统芯片系统芯片SoC结构示意图 SoC设计方法包括三个方面 ①软硬件协同设计：系统芯片需从系统出发，主要体现在系统的定义与描述、软硬件评估函数与划分算法、协同分析验证与测试、综合与优化、可测性与功耗管理设计技术等等。 SoC设计方法包括三个方面 ②深亚微米设计：首先面临的是时序收敛问题（timing closure），原来对性能影响次要的二级物理效应成为不可忽视的因素，需要更精确的器件与连线模型；原来器件延迟是主要延迟，现在连线延迟是主要部分，而且在后端物理设计才能准确知道，造成了将前端设计与后端设计分离的传统IC设计方法会由于设计迭代过程不收敛而导致设计失败。亚深微米设计方法必须把前端的上层设计与后端的物理设计集成。再者就是信号完整性问题、可靠性分析。 SoC设计方法包括三个方面 ③IP复用与互连：由于IP可能来自不同的设计者，为了使各家开发的IP模块可以被广泛采用，产生了一些国际组织来协调IP标准核互连方案的制定，如虚拟插座接口联盟（VSIA）成立了系统级设计、IP保护、片内总线、混合信号设计、实现/验证、制造相关的测试等6个开发工作组来制定设计重用标准。 IP核是什么？ IP（Intellectual Property）：知识产权 ①有独立功能的、经过验证的集成电路设计； ②为了易于重用而按嵌入式要求专门设计； ③面积、速度、功耗、工艺容差上都是优化的； ④符合IP标准。三种IP特点比较 什么是SoPC SoPC(System on Programmable Chip)称为可编程片上系统技术，实现载体是FPGA。 SoPC技术2002年由FPGA器件厂商Altera公司提出，这项技术的目标是将一个完整的电子系统实现在一块FPGA中。 SoPC的设计同样以IP为基础，以HDL语言为形式，依靠EDA工具，采用自顶而下的方法自动设计。 EDA设计流程编码：将要实现的功能用Verilog语言实现。目前Verilog描述层次为RTL（Register Transfer Level）级，用Verilog描述寄存器存储二进制数据和寄存器之间的逻辑操作以实现电路功能。注：EDA工具正力图实现更高层次语言例如C语言的电路实现。但是目前还未成熟。 EDA设计流程仿真：通过功能仿真验证Verilog代码是否能够正确的功能。 EDA设计流程逻辑综合：将Verilog代码综合成门级网表，即用AND，OR等门实现的电路。 EDA设计流程形式验证：验证目标电路是否和期望中的电路一致。 EDA设计流程静态时序分析：分析时序电路是否能够以期望中的工作频率工作。比如是否能够以500MHz工作或者是400MHz。 布局布线：将门级网表映射到物理可实现的版图。 Relation of F&F(无生产线与代工的关系) 工艺设计文件(PDK，process Design kits) 工艺电路模拟用的器件SPICE参数版图设计用的层次定义设计规则 T、R、C等原件的通孔（via）、焊盘基本结构的版图与设计工具关联的设计规则检查（DRC，design rule check）参数提取（EXTraction）版图电路图对照（LVS，layout-Vs-schematic） 数字电路的质量评价集成电路的成本稳定性性能功耗和能耗集成电路的成本 NRE (non-recurrent engineering) 非重复性工程成本设计时间和成本，掩膜的生成一次性成本因素 重复性成本硅加工、 包装、 测试与体积成正比与芯片面积成正比 NRE 成本在增长模具成本单芯片每个晶体管成本收益不合格品可靠性― 数字集成电路中的噪声电压传输特性逻辑电平映射至电压范围噪声容限定义再生性再生性可靠性的特点绝对的噪声容限值是具有欺骗性的一个浮动的节点比受低阻抗驱动的节点更容易受到干扰(在电压方面)。抗干扰度是一个更重要的指标– 抑制噪声源的能力。关键指标:噪声传递函数、驱动设备的输出设备和接收设备的输入阻抗。扇入和扇出理想的门从前的反相器关键性能指标——延迟环形振荡器一阶RC 网络功耗能量和能量延迟一阶RC 网络总结数字集成电路已经走了很长的路，然而仍有一些潜能需要在未来几十年里发掘。接下来所面临一些更有趣的挑战本书的目的在于使得读者在所面临的挑战上和解决问题的方法上得到一个明确的方向。理解设计指标对掌握数字设计至关重要成本、可靠性、速率、功率和能量耗散。 集成电路就业去向从事集成电路的好处 1、目前国内外这方面的人都很稀缺 ； 2、与企业计算等应用软硬件不同，嵌入式领域人才的工作强度通常低一些 3、收入高，硕士最初的薪水在7k~11k左右。入行5年左右，年薪在欧美企业可达到15w~30w。从事集成电路的缺点 1、入门起点较高，所用到的技术往往都有一定难度 ； 2、这方面的企业数量要远少于企业计算类企业 ； 3、大多数公司不仅对学历要求，而且还要求有经验； 4、IC企业大都集中于北上广等经济最繁华的区域。工作举例公司简介：Synopsys工作地点：上海 工作内容：集成电路设计前后端EDA软件测试，但不仅限于此，也会提供软件编程等岗位简历要求：中英文简历各一份年薪：10W 其他内容：1、英语cet4以上，面试会有短暂英语口 语交流 2、专业成绩好 集成电路设计需要的知识 ① 系统知识 计算机 / 通信 / 信息 / 控制等学科 ② 电路知识 模拟 / 数字 / 模数混合/ RFIC /MMIC ③ 工具知识 操作系统知识：Linux。。。 模拟：Spice/ Cadence。。。 数字： VHDL /Matlab/。。。 ④ 工艺知识 元器件特性和模型 / 工艺原理和过程 思考题： IC的发展经历了哪几代？遵循了什么规律？什么是foundry，fabless，MPW？试推导 ，并指出当什么情况下，可以降低面积上的指数sba红软基地